- Главная страница
- Оборудование и программное обеспечение
- САПР микропроцессоров, микроконтроллеров и ПЛИС
САПР микропроцессоров, микроконтроллеров и ПЛИС
Данная группа продуктов предназначена для разработки встраиваемого программного обеспечения для сигнальных процессоров, 8-, 16-, 32- битных микроконтроллеров и микропроцессоров. Кроме того, в группе предоставлены современные системы проектирования и моделирования проектов с поддержкой всех семейств программируемых логических интегральных схем (ПЛИС). Данные системы обеспечивают гибкость подхода к разработке проекта и предоставляет все инструменты для проектирования сложных многоуровневых FPGA проектов.
| Всего решений: 2 Выбранных решений: 2 |
Тема форума для комментариев | Количество комментариев к элементу | Технологии |
|---|---|---|---|
| Неизменные параметры | - | - | - |
| Восстановить параметры по умолчанию |
|||
| Фильтры | |||
| Сравнить | |||
| <p class="MsoNormal" style="text-align: center;"> <b>Типы устройств, поддерживаемые Tasking</b> </p> <table width="531px" cellpadding="1" cellspacing="1" style="border-collapse: collapse;" border="1" class="table-rodnik"> <tbody> <tr> <td> <b>Сигнальные процессоры:</b> </td> <td> <ul> <li><span style="line-height: 18px;">Motorola серии DSP56ххх: 56003, 56004, 56005, 56007, 56009, 56011, 56301, 56302, 56303, 56304, 56305, 56306, 56307, 56309, 56311, 56321, 56362, 56364, 56366, 56367, 56371*,56602, 56603, 56622, 56651, 56652, 56654, 56671, 56679, 56690, 56694</span></li> <li><span style="line-height: 18px;">Малопотребляющие процессоры с архитектурой StarCore SC1xx</span></li> </ul> </td> </tr> <tr> <td> <b>32-битные архитектуры</b> </td> <td> <div> <ul> <li><span style="line-height: 18px;">Infineon TriCore: TC10GP, TC11IB, TC1765, TC1775,TC1910,TC1912, TC1920, PXB4225, PXB4260, PMB8860, PMB8880, Raptor и т.д. Motorola 68K/ColfFire</span></li> <li><span style="line-height: 18px;">PowerPC: 401, 403GA/GB/GC, 505, 509, 555, 603, 603(e), 604, 604(e), 740, 750, 821, 823, 850, 860, 8240, 8260, PLX IOP 480 Infineon SLE88</span></li> </ul> </div> </td> </tr> <tr> <td> <b>8- и 16-битные архитектуры</b> </td> <td> <div> <ul> <li><span style="line-height: 18px;">Intel 8051 и совместимые с ним (более 20 производителей), Infineon C166, Intel 196/296</span></li> <li><span style="line-height: 18px;">Renesans M16C: M16C/10, M16C/20, M16C/21, M16C/22, M16C/240, M16C/245 , M16C/262, M16C/30, M16C/30L, M16C/61, M16C/62, M16C/ 62A, M16C/62M, M16C/62N, M16C/62P, M16C/62T, M16C/6N, M16C/6V0, M16C/6V2, M16C/6V5,</span></li> <li><span style="line-height: 18px;">Renesans R8C/Tine: R8C/10, R8C/11, R8C/12, R8C/13</span></li> <li><span style="line-height: 18px;">Philips XA: XA-C3/C37 (CAN), XA-G1 (General purpose), XA-G2 (General purpose), XA-G3x (General purpose), XA-G49 (Flash), XA-H3 (Telecom/Control), XA-H4 (Telecom/Control), XA-S3 (I?C), XA-SCC (Telecom), ArtistIC (TV Sets), SmartXA (Smart Cards)</span></li> <li><span style="line-height: 18px;">STMicroeletronics ST10/Super10: ST10-163, ST10-165, ST10-166, ST10-167, ST10-168, ST10-169, ST10-172, ST10-262, ST10-269, ST10-272, ST10-276, ST10-280, Super10, Super10M345 </span></li> </ul> </div> </td> </tr> </tbody> </table> <br> / html | |||
|
|
<div> <a href="https://ids-scheer.ru/upload/medialibrary/92a/92ab32a0430dee9a727f4ddd85c80297.JPG"><img width="237" alt="00_aldec.JPG" src="https://ids-scheer.ru/upload/medialibrary/92a/92ab32a0430dee9a727f4ddd85c80297.JPG" height="226" id="bxid_200163" title="00_aldec.JPG" vspace="5" border="0" align="left" hspace="5"></a> </div> <div> <br> </div> <div> <p class="MsoNormal" style="text-align: justify;"> <b>Рабочая среда проектирования. </b>Рабочая среда проектирования позволяет одновременно открывать несколько проектов и объединять их в единый суперпроект. Мультипроектная рабочая область предоставляет среду проектирования, позволяющую пользователям управлять всеми загруженными проектами, переключаться между ними, редактировать их ресурсы и конфигурировать их независимо друг от друга. Все модули могут разрабатываться отдельно друг от друга и затем объединяться вместе как единый проект верхнего уровня. </p> <p class="MsoNormal" style="text-align: justify;"> <b>Расширенный маршрут проектирования.</b> Маршрут проектирования компании Aldec не зависит от производителя ПЛИС и настраивается на любые комбинации средств логического синтеза и топологической реализации ПЛИС. Данная система проектирования позволяет разработчику цифровых систем разрабатывать проекты на ПЛИС от любого производителя в единой интегрированной среде. </p> <p class="MsoNormal" style="text-align: justify;"> <b>Управление проектом. </b>Система управления проектами обеспечивает быстрое и эффективное управление всеми ресурсами разрабатываемых проектов. С помощью данной системы разработчики могут: </p> <p class="MsoNormal"> </p> <ul> <li style="text-align: justify;"><span style="line-height: 18px;">добавлять, удалять, просматривать, модифицировать и выполнять другие операции над файлами ресурсов проекта.</span></li> <li style="text-align: justify;"><span style="line-height: 18px;">просматривать содержимое рабочей библиотеки, библиотеки результатов логического синтеза и библиотеки временных параметров текущего проекта.</span></li> <li style="text-align: justify;"><span style="line-height: 18px;">просматривать сконструированную структуру моделируемого проектного модуля.</span></li> <li style="text-align: justify;"><span style="line-height: 18px;">просматривать объекты, определенные внутри отдельных областей моделируемого проектного модуля.</span></li> </ul> <b> <div style="text-align: justify;"> <b>Управление библиотеками.</b><span style="font-weight: 400;"> </span><span style="font-weight: 400;">Система управления библиотеками предоставляет все необходимые инструменты для эффективного управления всеми библиотеками в среде проектирования Active-HDL. Пользователи могут выполнять следующие операции над библиотеками и их содержимым:</span> </div> </b> <p> </p> <p class="MsoNormal"> </p> <ul> <li style="text-align: justify;"><span style="line-height: 18px;">присоединение, отсоединение и удаление библиотек;</span></li> <li style="text-align: justify;"><span style="line-height: 18px;">редактирование логических имен библиотек;</span></li> <li style="text-align: justify;"><span style="line-height: 18px;">сжатие и освобождение библиотек;</span></li> <li style="text-align: justify;"><span style="line-height: 18px;">просмотр содержимого библиотек;</span></li> <li style="text-align: justify;"><span style="line-height: 18px;">просмотр исходных файлов определенных библиотечных модулей;</span></li> <li style="text-align: justify;"><span style="line-height: 18px;">удаление определенных библиотечных модулей;</span></li> <li style="text-align: justify;"><span style="line-height: 18px;">поиск проектных модулей в библиотеках.</span></li> </ul> <p> </p> <p class="MsoNormal" style="text-align: justify;"> <b>Групповая разработка.</b> Увеличение размеров проектов вынуждает многих разработчиков ПЛИС использовать методы групповой разработки при проектировании. Active-HDL предоставляет средства повышенной производительности, например, средство управления заданиями для задач, занимающих большое время выполнения, таких как моделирование, логических синтез и топологическая реализация. Каждая задача может быть назначена на удаленный сервер или кластер других компьютеров для выполнения соответствующего задания, таким образом высвобождая компьютер разработчика для выполнения других задач. Система Active-HDL также предоставляет интерфейс к более чем 15 наиболее популярным системам управления версиями (RCS). </p> <p class="MsoNormal"> <a href="https://ids-scheer.ru/upload/medialibrary/133/133f561ce798649072e501fcb7205227.JPG"><img width="343" alt="01_aldec.JPG" src="https://ids-scheer.ru/upload/medialibrary/133/133f561ce798649072e501fcb7205227.JPG" height="259" id="bxid_921515" title="01_aldec.JPG" vspace="5" border="0" align="right" hspace="5"></a><b> </b> </p> <div style="text-align: justify;"> <b><b>Генератор блоков. </b><span style="font-weight: 400;">Разработчикам цифровых систем предоставляется доступ к протестированным и проверенным IP-блокам. Данная возможность позволяет использовать генератор IP-блоков для создания требуемых моделей, например:</span></b> </div> <b> </b> <p> </p> <p class="MsoNormal"> </p> <ul> <li style="text-align: justify;"><span style="line-height: 18px;">а</span><span style="line-height: 18px;">рифметические функции;</span></li> <li><span style="line-height: 18px;">последовательная логика;</span></li> <li><span style="line-height: 18px;">блоки памяти;</span></li> <li><span style="line-height: 18px;">фильтры;</span></li> <li><span style="line-height: 18px;">конверторы кодов;</span></li> <li><span style="line-height: 18px;">элементы для построения тестов;</span></li> <li><span style="line-height: 18px;">промышленные приложения;</span></li> <li><span style="line-height: 18px;">коммуникационные приложения.</span></li> </ul> <p class="MsoNormal" style="text-align: justify;"> <b>Кросс отладка. </b>Трассировка всех сигналов позволяет разработчикам выполнять кросс-отладку между временными диаграммами и блок-диаграммами. Такая трассировка позволяет сделать обратную аннотацию проекта и получить прямой доступ как к текстовому, так и графическому представлению проекта. Одним нажатием кнопки на любом сообщении об ошибке или предупреждающем сообщении адресует разработчика непосредственно на соответствующую строку исходного кода. </p> <p class="MsoNormal"> <a href="https://ids-scheer.ru/upload/medialibrary/6f9/6f9c67aafe1cf56830bf0cfa7b87bc10.JPG"><img width="362" alt="02_aldec.JPG" src="https://ids-scheer.ru/upload/medialibrary/6f9/6f9c67aafe1cf56830bf0cfa7b87bc10.JPG" height="260" id="bxid_858531" title="02_aldec.JPG" hspace="5" vspace="5" border="0" align="left"></a><b> </b> </p> <div style="text-align: justify;"> <b><b>Тестовое покрытие. </b><span style="font-weight: 400;">Идентифицирует те части проекта, которые не исполнялись во время прогона теста. Это средство дает возможность инженеру легко определить, какие части теста требуют доработки. Средства анализа тестового покрытия компании Aldec интегрированы в ядро моделирования и поддерживают функции покрытия по строкам кода, по переключениям и интегральным покрытиям на множестве тестов.</span></b> </div> <b> </b> <p> </p> <p class="MsoNormal"> <a href="https://ids-scheer.ru/upload/medialibrary/960/96081d298329ddc8292b844d44bec7d8.JPG"><img width="364" alt="03_aldec.JPG" src="https://ids-scheer.ru/upload/medialibrary/960/96081d298329ddc8292b844d44bec7d8.JPG" height="243" id="bxid_378280" title="03_aldec.JPG" hspace="5" vspace="5" border="0" align="right"></a><b> </b> </p> <div style="text-align: justify;"> <b><b>Поддержка совестного моделирования. </b><span style="font-weight: 400;">Система Active-HDL предоставляет интерфейс и возможность совместного моделирования поведенческих моделей на языках описания аппаратуры и блоков цифровой обработки сигналов в единой среде математического представления моделей высокого уровня. Прямой интерфейс с системой Simulink компании Mathworks автоматизирует процесс установки для выполнения совместного моделирования с Active-HDL.</span></b> </div> <b> </b> <p> </p> <p class="MsoNormal" style="text-align: justify;"> <b>Экспорт в формат HTML. </b>Проекты, сделанные в среде Active-HDL, могут быть экспортированы во внешний файл формата HTML. Такой файл HTML поддерживает ту же самую структуру и иерархию проекта, что и Active-HDL, без необходимости работы с самой системой моделирования. Проекты могут разделяться среди членов рабочей группы и идеальны для документирования. </p> <p class="MsoNormal"> <a href="https://ids-scheer.ru/upload/medialibrary/f77/f779384b77002943728ef38b0f7fa43c.JPG"><img width="329" alt="04_aldec.JPG" src="https://ids-scheer.ru/upload/medialibrary/f77/f779384b77002943728ef38b0f7fa43c.JPG" height="267" id="bxid_361010" title="04_aldec.JPG" hspace="5" vspace="5" border="0" align="left"></a><b> </b> </p> <div style="text-align: justify;"> <b><b>Преобразование кода в графику. </b><span style="font-weight: 400;">Функция Code2Graphics позволяет генерировать графическое представление проектов, сделанных на языках VHDL или Verilog. Эта функция дает разработчикам систем ясную картину взаимосвязей между компонентами, используемыми в проекте. Она анализирует исходные файлы на языках VHDL, Verilog или в формате EDIF, и генерирует файлы блок-диаграмм, в зависимости от количества проектных объектов, модулей или элементов, найденных в анализируемых файлах. Результирующие графические файлы (блок-диаграммы или диаграммы автоматов конечных состояний) могут быть автоматически присоединены к проекту или размещены отдельно.</span></b> </div> <b> </b> <p> </p> <p class="MsoNormal" style="text-align: justify;"> <b>Профилирование проекта. </b>Проектные блоки, занимающие большое время моделирования, могут быть легко определены с помощью функции профилирования проекта. За счет идентификации этих блоков и оптимизации тех частей проекта, которые увеличивают время моделирования, общее время моделирования проекта может быть существенно уменьшено. Моделирование может быть очень неэффективным без возможности увидеть характеристики проекта и установить деградацию моделирования. </p> <p class="MsoNormal" style="text-align: justify;"> <b>Автоматическая генерация тестов. </b>Система Active-HDL может использоваться для автоматической генерации тестов из графических временных диаграмм или диаграмм автоматов конечных состояний. Генератор тестов руководит последовательностью действий инженера в диалоговом режиме и создает шаблон теста либо для отдельного процесса, либо на основе IEEE Waves. Один и тот же тест может использоваться на любом уровне абстракций в процессе проектирования (поведенческом, регистровых передач или временном). </p> <p class="MsoNormal" style="text-align: justify;"> <b>Техническая поддержка.</b> Компания Aldec предоставляет наивысший уровень сопровождения пользователей в промышленности. Годовая поддержка включает в себя неограниченную техническую поддержку по всему миру, ежеквартальные поставки новых версий программного продукта и его обновлений, подписку на новости и конференции, включая доступ в режиме онлайн к библиотеке технической поддержки. </p> <p class="MsoNormal" style="text-align: justify;"> <b>Совместимость с платформами Linux и Unix. </b>Система Active-HDL полностью совместима с мультиплатформенной системой моделирования Riviera компании Aldec. Использование системы Riviera дает возможность Active-HDL производить моделирование в среде многомашинных серверных систем и на других поддерживаемых платформах операционных систем, включая Linux и Unix. </p> <p class="MsoNormal" style="text-align: justify;"> <b>РАСШИРЕННЫЕ СРЕДСТВА ОТЛАДКИ</b> </p> <p class="MsoNormal" style="text-align: justify;"> <b>Прогрессивный поток данных. </b>Просмотр и отладка проекта в графическом виде и исследование физической связанности в виде блок-диаграмм как для VHDL, так и для Verilog описаний. Окно отладчика показывает межсоединения в активном проекте в иерархическом или плоском режимах во время моделирования. </p> <p class="MsoNormal" style="text-align: justify;"> <b>Просмотр состояний памяти.</b> Показывает содержимое памяти, определенной в проекте, как для VHDL, так и для Verilog описаний. Запоминаемые значения могут наблюдаться во время моделирования в окне графической визуализации памяти. </p> <p class="MsoNormal" style="text-align: justify;"> <b>Проводник сигналов (Только для VHDL). </b>Контролирует и запускает сигналы из любого блока VHDL. При этом не требуется, чтобы сигналы были разведены через интерфейсы или объявлены в глобальных пакетах. Это особенно полезно при разработке тестов и верификации проектов. </p> <p class="MsoNormal" style="text-align: justify;"> <b>Х-трассировка.</b> Трассировка и просмотр событий, которые вызывают неожидаемые выходные значения во время моделирования. Обращение к Х-трассировке выполняется через окно анализа потока данных в соединении с редактором временных диаграмм. Использование Х-трассировки существенно сокращает общее время отладки. </p> <p class="MsoNormal" style="text-align: justify;"> <b>Отладка после моделирования.</b> Для задач, требующих большого времени выполнения, полная история всех сигналов сохраняется в файле и может быть просмотрена и отлажена позже. Получаемый после моделирования файл дает возможность разработчикам прокручивать проект во времени вперед и назад для поиска определенных областей, которые требуют дополнительного анализа. </p> </div> <a href="http://dev.rdnk.fbtest.ru/upload/iblock/299/2996b4b9f83dff63bffe5cb5a6d60e19.pdf" style="outline: none; color: #0033a0;">Функциональные возможности Aldec Active-HDL.pdf</a> / html |
Подбор по параметрам
Наши публикации
Векторный анализатор цепей GA3624 100 кГц – 4,5/6,5/8,5 ГГц
Компания Gratten – один из лидеров среди производителей современных средств измерений в диапазоне до 18 ГГц. В статье рассматриваются возможности высокопроизводительного векторного анализатора цепей Gratten GA3624.
Моделирование больших объектов в среде FEKO
Современные программные продукты совершенствуются так быстро, что требуют непрерывного освоения новых методов и подходов для решения современных задач. Таков и популярный комплекс FEKO фирмы Altair. В статье, опубликованной в журнале "Современная электроника" (№5, 2016 г.), показаны новые возможности, связанные с решением задач электромагнитной совместимости антенных систем, расположенных на летательных аппаратах.
Узкополосная технологическая радиосеть обмена данными укв-диапазона на базе платформы Viper-sc+
В материала С.А. Маргаряна, вышедшего в журнале «Электроника НТБ» (№4, 2016), можно узнать об организации надежной радиосети обмена данными в районах со слабо развитой телекоммуникационной инфраструктурой является весьма актуальной задачей.
+7 (499) 613-7001 Москва
+7 (812) 971-5100 Санкт-Петербург
+7 (343) 382-0692 Екатеринбург
© 2016 Родник | Все права защищены
Сделано в